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國立臺灣科技大學 電子工程系 陳伯奇、林昌鴻所指導 阮美貴的 以現場可程式化閘陣列實現一以RISC-V為基礎之256-bit具動態排程之極長指令處理器 （2019），提出ASICS magic speed PT關鍵因素是什麼，來自於極長指令、RISC-V、微處理器、動態排程、現場可程式化邏輯陣列、浮點數。
而第二篇論文南台科技大學 電子工程系 王立洋所指導 洪奕睿的 考量製造良率之標準電路單元佈局圖產生器 （2008），提出因為有 相位移光罩、佈局圖、相位指定、布爾可滿足性的重點而找出了 ASICS magic speed PT的解答。
以現場可程式化閘陣列實現一以RISC-V為基礎之256-bit具動態排程之極長指令處理器
為了解決ASICS magic speed PT 的問題，作者阮美貴 這樣論述：
本論文實現了一個基於RISC-V指令集架構的256-bit極長指令微處理器(VLIW)，並選擇數個指令集實現於VLIW硬體中，其中包含基本整數指令集RV32I以及擴充的RV32M、RV32F及RV32D指令集，本次提出之VLIW微處理器將使用八組32-bit組成一個指令流，每組指令流中的指令都對應其固定的功能。在實現過程中，由於缺少專用的程式編譯器，且考慮到從無到有重新打造專用於VLIW微處理器的編譯器是十分困難且耗時的。為了解決缺少專門的RISC-V VLIW編譯器之問題，且能使我們應用現有的RISC-V GNU工具組，因此在設計中整合進了一個指令排程器，以動態的方式將獨立的指令排進適用於
VLIW架構的指令格式。因此，本論文的電路將分成六大部分：讀取指令、指令排程、指令解碼、執行指令、資料紀錄及寫回。整個完整的設計成品在經過驗證、綜合成後實現於Xilinx Virtex-6平台，最終設計出的VLIW微處理器可達到最高83.739 MHz的運作時脈，且本設計也較傳統非純量管線化RISC-V架構之微處理器高出1.344倍的單週期指令運算量。
考量製造良率之標準電路單元佈局圖產生器
為了解決ASICS magic speed PT 的問題，作者洪奕睿 這樣論述：
隨著製程的進步，解析度增強技術( Resolution Enhancement Technology ,RET )越來越被重視，而RET 的主要目的是補償光學鄰近效應(Optical Proximity Effect,OPE)，其中以相位移光罩( Phase Shifting Mask, PSM )為本篇論文主要探討的技術。 PSM 的原理主要都是在原有的光罩上加上一層相位移層(Phase Shifter)，來解決光源繞射的問題，避免干涉效應。通常都會先在佈局圖(Layout)上做相位指定(Phase Assignment)，例如(0o, 180o)。而相位指定的順序則可能會改變相位衝
突(Phase Conflict)發生的位置及數量。因此，一般的佈局工程師並不會去考量到相位衝突的問題。本篇論文的目的是在於如何自動產生沒有相位衝突(Phase Conflict Free)的佈局圖，所以將採用布爾可滿足性(Boolean Satisfiability, SAT)的演算法將電晶體的配置(Placement)、繞線(Routing)，以及加入PSM 的限制之考量，將其轉化成的布爾方程式(Boolean Equation)，以布爾方程式化簡，來達到有效改善自動產生電路佈局圖的效率，同時也避免相位衝突的產生。