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clock jitter是什麼的問題，我們搜遍了碩博士論文和台灣出版的書籍，推薦李凱寫的 高速數字接口原理與測試指南 可以從中找到所需的評價。
國立高雄科技大學 電子工程系 施天從所指導 侯奕丞的 25GBaud短波長光收發電路整合時脈與資料 回復之優化設計 （2019），提出clock jitter是什麼關鍵因素是什麼，來自於短波長光收發電路。
而第二篇論文國立臺灣大學 電子工程學研究所 劉深淵所指導 管挺貴的 數位鎖相迴路之自動迴路增益最佳化 （2014），提出因為有 數位鎖相迴路、鎖相迴路、頻寬、迴路增益、最佳化、時脈抖動、雜訊、自動校正、製程變異、電壓變異、溫度變異、多速率雜訊模型的重點而找出了 clock jitter是什麼的解答。
高速數字接口原理與測試指南
為了解決clock jitter是什麼 的問題，作者李凱 這樣論述：
結合作者李凱多年從事高速數字設計和測試的經驗，對高速數字信號的基本概念、測試原理進行講解，同時結合現代計算機、移動設備、有線通信、航天設備里最新的高速數字接口，對其關鍵技術、測試方法等做詳細介紹和總結，以便於讀者理解和掌握高速數字接口的基本原理、實現技術、測試理念以及其發展趨勢。本書主要分為兩個部分：上半部分是高速數字信號的基本概念和測量原理；下半部分是常用高速數字接口總線的技術特點和測試方法。本書可供從事計算機、移動終端、有線通信、航空航天設備開發的工程人員了解學習高速數字總線的相關技術，也可供高校工科電子類的師生做數字電路、信號完整性方面的教學參考。 上部 高速數字信號
測量原理 第1章 無處不在的數字接口 第2章 數字信號基礎 2.1 什麼是數字信號(Digital Signal) 2.2 數字信號的上升時間(Rising Time) 2.3 數字信號的帶寬(Bandwidth) 2.4 數字信號的建立/保持時間(Setup/Hold Time) 2.5 並行總線與串行總線(Parallel and Serial Bus) 2.6 單端信號與差分信號(Single-ended and Differential Signals) 2.7 數字信號的時鍾分配(Clock Distribution) 2.8
串行總線的8b/10b編碼(8b/10b Encoding) 2.9 偽隨機碼型(PRBS) 2.10 傳輸線對數字信號的影響(Transmission Line Effects) 2.11 數字信號的預加重(Pre-emphasis) 2.12 數字信號的均衡(Equalization) 2.13 數字信號的抖動(Jitter) 2.14 擴頻時鍾(SSC) 第3章 數字測試基礎 3.1 數字信號的波形分析(Waveform Analysis) 3.2 數字信號的眼圖分析(Eye Diagram Analysis) 3.3 眼圖的參數
測量(Eye Diagram Measurement) 3.4 眼圖的模板測試(Mask Test) 3.5 數字信號抖動的成因(Root Cause of Jitter) 3.6 數字信號的抖動分解(Jitter Seperation) 3.7 串行數據的時鍾恢復(Clock Recovery) 3.8 示波器的抖動測量能力(Jitter Measurement Floor of Scope) 3.9 相位噪聲測量(Phase Noise Measurement) 3.10 傳輸線的特征阻抗(Characteristic Impedance)
3.11 特征阻抗的TDR測試(Time Domain Reflectometer) 3.12 傳輸線的建模分析(Transmission Line Modelling) 第4章 實時示波器原理 4.1 模擬示波器(Analog Oscilloscope) 4.2 數字存儲示波器(Digital Storage Oscilloscope) 4.3 示波器的帶寬(Bandwidth) 4.4 示波器的頻響方式(Frequency Response) 4.5 示波器帶寬對測量的影響(Bandwidth Impact) 4.6 示波器的帶寬增強技術(Ba
ndwidth Enhancement Technology) 4.7 示波器的頻帶交織技術(Bandwidth Interleaving Technology) 4.8 示波器的采樣技術(Sampling Technology) 4.9 示波器的分辨率(Vertical Resolution) 4.10 示波器的直流電壓測量精度(DC Voltage Accuracy) 4.11 示波器的時間測量精度(Delta-Time Accuracy) 4.12 示波器的等效位數(ENOB) 4.13 示波器的高分辨率模式(High Resolution)
4.14 示波器的內存深度(Memory Depth) 4.15 示波器的死區時間(Dead Time) 4.16 示波器的顯示模式(Display Mode) 4.17 示波器的觸發(Trigger) 4.18 示波器的觸發條件(Trigger Conditions) 4.19 示波器的觸發模式(Trigger Mode) 4.20 示波器的測量速度(Measurement update rate) 附錄 Agilent 公司90000X系列高端示波器原理 第5章 示波器探頭原理 5.1 高阻無源探頭(High Impedance Pa
ssive Probe) 5.2 無源探頭的常用附件(Passive Probe Accessories) 5.3 低阻無源探頭(Low Impedance Passive Probe) 5.4 有源探頭(Active Probe) 5.5 差分探頭(Differential Probe) 5.6 電流探頭(Current Probe) 5.7 高靈敏度探頭(High-sensitivity Probe) 5.8 探頭連接前端對測量的影響(Probe Head) 5.9 探頭衰減比對測量的影響(Probe Attenuation Ratio)
5.10 探頭的校准方法(Probe Calibration) 第6章 其他常用數字測量儀器 6.1 采樣示波器(Sampling Oscilloscope) 6.2 矢量網絡分析儀與TDR(VNA and TDR) 6.3 邏輯分析儀(Logic Analyzer) 6.4 協議分析儀(Protocol Analyzer) 6.5 誤碼分析儀(Bit Error Ratio Tester) 附錄1 Agilent公司U4154A邏輯分析儀簡介 附錄2 示波器協議解碼功能和協議分析儀的區別 第7章 常用測量技巧 7.1 電源紋波噪聲測
試方法 7.2 時間間隔測量 7.3 如何用示波器進行ps級時間精度的測量 7.4 怎樣測量PLL電路的鎖定時間 7.5 T型頭和功分器的區別 7.6 如何克服測試電纜對高頻測量的影響 第8章 用多台儀器搭建自動測試系統 8.1 自動化測試系統 8.2 LXI測試系統的硬件平台 8.3 LXI測試系統的軟件架構 8.4 LXI測試系統的優點 8.5 LXI測試系統的兼容性問題 8.6 LXI測試系統的時鍾同步 8.7 LXI測試系統的網絡安全性下部 高速數字接口及測試方法 第9章 PCI-E簡介及信號和協議測試方
法 9.1 PCI-E總線簡介 9.2 PCI-E 協會簡介 9.3 PCI-E信號質量測試 9.4 PCI-E協議調試和測試 9.5 PCI-E測試總結和常見問題 第10章 PCI-E 3.0簡介及信號和協議測試方法 10.1 PCI-E 3.0數據速率的變化 10.2 PCI-E 3.0發送端的變化 10.3 PCI-E 3.0接收端的變化 10.4 PCI-E 3.0信號質量測試 10.5 PCI-E 3.0接收端容限測試 10.6 PCI-E 3.0協議的測試 10.7 PCI-E 3.0測試總結及常見問題
第11章 SATA簡介及信號和協議測試方法 11.1 SATA總線簡介 11.2 SATA協會簡介 11.3 SATA發送信號質量測試 11.4 SATA接收容限測試 11.5 SATA協議層測試和調試 11.6 SATA測試總結及常見問題 第12章 Ethernet簡介及信號測試方法 12.1 以太網技術簡介 12.2 10Base-T以太網測試項目 12.3 100Base-Tx以太網測試項目 12.4 1000Base-T以太網測試項目 12.5 10M/100M/1000M以太網的測試 12.6 10GBas
e-T的測試項目及測試 12.7 XAUI和10GBase-CX4測試方法 12.8 SFP+/10GBase-KR接口及測試方法 12.9 100G以太網標准及測試方法 12.10 100G及更高速率相干光通信測試方法 12.11 以太網測試總結及常見問題 第13章 MIPI D-PHY簡介及信號和協議測試方法 13.1 MIPI 簡介 13.2 MIPI D-PHY簡介 13.3 MIPI D-PHY信號質量測試 13.4 MIPI D-PHY的接收端容限測試 13.5 MIPI CSI/DSI的協議測試 13.6 MI
PI D-PHY測試總結及常見問題 第14章 MIPI M-PHY簡介及信號和協議測試方法 14.1 MIPI M-PHY簡介 14.2 MIPI M-PHY的信號質量測試 14.3 MIPI M-PHY的協議解碼 14.4 DigRF簡介 14.5 DigRF物理層測試 14.6 DigRF協議層測試 14.7 MIPI M-PHY測試總結及常見問題 第15章 存儲器簡介及信號和協議測試 15.1 存儲器簡介 15.2 DDR簡介 15.3 DDR信號的讀寫分離 15.4 DDR的信號探測技術 15.5 DDR的
信號測試 15.6 DDR的協議測試 15.7 eMMC簡介及測試 15.8 SD卡/UHS簡介及測試 15.9 存儲器測試總結及常見問題 第16章 USB 2.0簡介及信號和協議測試 16.1 USB 2.0簡介 16.2 USB 2.0的信號質量測試方法 16.3 USB 2.0信號質量測試中的測試模式設置 16.4 USB 2.0協議層調試方法 16.5 USB測試總結及常見問題 第17章 USB 3.0簡介及信號和協議測試 17.1 USB 3.0簡介 17.2 USB 3.0的發送端信號質量測試 17.3
USB 3.0信號質量測試中的測試碼型和LFPS信號 17.4 USB 3.0的接收容限測試 17.5 USB 3.0的電纜、連接器測試 17.6 USB 3.0的協議測試 17.7 USB 3.0測試總結及常見問題 第18章 HDMI 簡介及信號和協議測試 18.1 數字顯示接口 18.2 HDMI 簡介 18.3 HDMI 發送信號質量測試 18.4 HDMI 電纜和連接器的測試 18.5 HDMI 接收容限測試 18.6 HDMI 的協議層測試 18.7 HDMI 1.4 HEAC的測試 18.8 HDMI
測試總結及常見問題 第19章 MHL簡介及信號和協議測試 19.1 MHL簡介 19.2 MHL發送信號質量測試 19.3 MHL接收容限測試 19.4 MHL的協議測試 19.5 MHL測試總結及常見問題 第20章 DisplayPort簡介及信號測試 20.1 DisplayPort簡介 20.2 DisplayPort發送信號質量測試 20.3 DisplayPort接收容限測試 20.4 DisplayPort電纜和連接器測試 20.5 MYDP簡介及測試 20.6 DisplayPort測試總結及常見問題 第
21章 LVDS傳輸系統簡介及測試 21.1 LVDS簡介 21.2 LVDS的數字邏輯測試 21.3 LVDS信號質量測試 21.4 LVDS 互連電纜和PCB的阻抗測試 21.5 LVDS 系統誤碼率測試 21.6 LVDS測試總結 第22章 MIL-STD-1553B簡介及測試 22.1 1553總線簡介 22.2 1553總線的觸發和解碼 22.3 1553總線的測試 22.4 1553總線的未來
25GBaud短波長光收發電路整合時脈與資料 回復之優化設計
為了解決clock jitter是什麼 的問題，作者侯奕丞 這樣論述：
本論文為研製25GBaud短距離多通道光收發電路，首先考量電路中所使用的垂直共振腔面射型雷射(VCSEL)元件特性，分析在廣泛的操作溫度下的光功率、光波長、頻率響應及眼圖，以確保其特性符合傳輸需求。光發射電路上使用四通道雷射驅動器以驅動垂直共振腔面射型雷射，在接收端使用檢光二極體(PD)及轉阻放大器(TIA)，收發端均加上資料與時脈回復電路(CDR)以克服在印刷電路板中差動訊號線傳輸阻抗不匹配所引起寄生電容效應，以及設計多電容濾波電路濾除高頻雜訊，使傳輸性能最佳化。 使用字串長度215-1 的25Gb/s訊號饋入光發射端之NRZ調變眼圖，測得上升時間為22.8ps、下降時間為26.9p
s、峰值抖動為11ps，遮罩餘裕達40%以上。經TDECQ測試50Gb/s PAM4調變眼圖為2.73dB，可符合200GBase-SR4規範。在光接收端之NRZ調變訊號下，四通道的誤碼率皆能小於10-12以下，使用PAM4調變訊號亦能獲得清晰眼圖，可達成200G資料傳輸應用。
數位鎖相迴路之自動迴路增益最佳化
為了解決clock jitter是什麼 的問題，作者管挺貴 這樣論述：
從1930年代開始，鎖相迴路已廣泛的應用於無線通信、遠程通信、電腦、和其他電子產品。特別的是，鎖相迴路可以用來產生精準的時脈來供給各式的應用，如時脈資料回復電路、微處理器、與無線傳輸器等。在設計鎖相迴路時，設計者總是會遇到幾個基本但卻非常重要的問題：「什麼樣的迴路增益可以讓鎖相迴路有最佳的時脈抖動?」和「是否有自動迴路增益最佳化的電路可以去自動最佳化時脈抖動，且同時抑制製程與環境變異所造成的影響?」然而，已經過了好幾年，自動迴路增益最佳化技術與理論到目前為止尚未被解開。 本論文提出了自動迴路增益最佳化技術之理論與實踐，突破此長久以來的障礙。數位鎖相迴路使用的相位偵測器區主要分為
兩大類：一類是時間數位轉換器，而另一類是數位砰砰相位偵測器。該兩大類的數位鎖相迴路均會在本論文中探討。第一章，點出本論文的貢獻；第二章，在數位鎖相迴路(時間數位轉換器)上，實現自動迴路增益最佳化技術；第三章，在數位砰砰鎖相迴路上，實現自動迴路增益最佳化技術。除此之外，非線性數位砰砰相位偵測器的增益，在同時考慮了內部與外部的雜訊源(不同於傳統)，其解析解被推導出來。並建立多速率的雜訊模型，來更深入探討鎖相迴路的週期性統計特性，揭露了尚未被討論過的特別現象。另外在台積電40奈米CMOS製程上，實做了一個使用自動迴路增益最佳化與迴路延遲減少技術的數位砰砰鎖相迴路。最後，在第四章作總結。